Модуль на плис SI-XC7A35T-SOM-QTH

На модуль SI-XC7A35T-SOM-QTH установлена FPGA серии Artix-7 в корпусе FTG256, с общим количеством функциональных "пинов" 170 штук, помимо этого установлена память DDR3 с шиной 8 бит для первичной обработки данных, микросхема физического уровня Ethernet 10/100 Mbit, память NOR FLASH для загрузки FPGA, разъем карты памяти MicroSD.  На данном модуле можно реализовать схему подключение к АЦП с последующей передачей данных по интерфейсам связи Ethernet. Для качественного приема данных с АЦП возможно так же с легкость реализовать входной буфер, узел упаковки данных для одноканальных и многоканальных АЦП, модуль синхронизации и передачи данных на базе FIFO, узел программирования АЦП по различным интерфейсам, в том числе и широкополосным SPI, узел синтеза частоты данных - MMCM/PLL.

Все 170 функциональных "пинов" FPGA выведены на разъем межплатного соединения SAMTEC, так же к данному разъему подключены "пины" микросхемы физического уровня Ethernet, что позволяет в свою очередь на материнской плате установить лишь разъем RJ-45 со встроенным трансформатором. На модуле установлен интерфейс  связи UartDebug для вывода консоли, реализован по средствам микросхемы CP2102 и выведен на разъем MiniUSB. Через данный интерфейс возможно запитать плату во время отладки (не рекомендуется питать модуль через этот интерфейс в постоянном режиме)

Блок схема семейства Artix-7:

Семейство FPGA Artix-7:

Подключение АЦП к ПЛИС

(Автор. Капитанов Александр, Инженер-разработчик на FPGA)

Как правило подключение АЦП происходит по параллельной и последовательной шине, с интерфейсами передачи данных LVTTL, LVCMOS, LVDS. Как известно, банки (группы пинов) ввода/вывода ПЛИС могут конфигурироваться на различное напряжение питания, границы которого определяются производителем кристаллов. В современных ПЛИС типа Xilinx диапазон подаваемых напряжений зависит от типа банка. Существует два основных типа банка (Xilinx) – HP (высокопроизводительные) и HR (банки с большим выбором стандартов и питания). Например, в микросхемах 7 серии Xilinx диапазон напряжений для банков HR – от 1.2 до 3.3В, а для банков HP – от 1.2 до 1.8В. Помимо этого, пины банков могут программироваться на широкий диапазон стандартных интерфейсов передачи данных, но конечный выбор стандарта определяется двумя правилами: напряжение питания банка ПЛИС и способ подключения удаленного устройства и ПЛИС. С другой стороны, немаловажным фактором выбора напряжения питания банка ПЛИС является семейство кристаллов. Так, для Kintex-7 возможно использовать стандарт LVDS 25 и питать банк напряжением 2.5В, а для многих микросхем ПЛИС Virtex-7 стандарт подключения исключительно LVDS 18, и банк запитывается напряжением 1.8В. В связи с этим, возникает проблема сопряжения некоторых аналоговых модулей и несущих плат с разными семействами ПЛИС. Поэтому при покупке у стороннего производителя модуля АЦП и/или несущей платы нужно убедиться, что они совместимы по стандарту и напряжению питания. Как правило, интерфейс передачи данных прописывается в файле ограничений (UCF или XDC), а не в исходных кодах проекта, что обеспечивает гибкость конфигурации и повторное использование файлов исходных кодов в других проектах.

Структурная схема подключения АЦП к ПЛИС:

Она включает следующие элементы:

• Входной приемник
• Упаковщик данных
• Синхронизатор потока данных (FIFO)
• Блок управления микросхемами АЦП

Помимо этих узлов, на верхнем уровне используется модуль синтеза частоты на основе MMCM – стандартный ресурс ПЛИС. Также для управления задержками в узлах IODELAY применяется компонент IDELAYCTRL.